2019年2月20日水曜日

Chapter 20 " Complementary Differential Input Architecture ”

 前回の試作では、下図初段上下対称差動回路にJ-FETを使用して来ましたが、Complementary Dual-FETの入手難により、特性を揃える為の選別が困難を極める為、以下の様に素子を変更して試作実験を行います。

 ゲート電流が流れないとされるJ-FETと比較すると、入力抵抗や帰還抵抗の設定値自由度が制限されますが、transistorによる上下対称差動回路に変更してみます。バラツキの大きいJ-FETに比して個別の差異は小さく収まるとは言え、TrのVbeやHfe等の個別差は無視出来ずComplementary Dual-Trが望ましい事は勿論ですが、これも既に入手難です。そこで、市場に大量に流通しており入手容易な東芝2SC1815 / A1015を敢えて無選別で下記上下差動回路に採用し、試作検討します。

 前回試作PCBを流用し、初段をTr (C1815/A1015)上下差動回路に変更したものです。上下差動回路のテールをLed基準による定電流回路で縛っています。2段目電圧増幅段電流は、MOSFETのゲートをドライブする為10mA程度としています。

 実験結果として、TR1でDC offset 調整可能ですが、ドライヤーによる加熱テストではDC offset driftが予想以上に変動(増大)します。また、終段バイアス回路は前回同様温度補償不足で、加熱によりアイドル電流は増加します。従って、実用に耐えるとは言い難い回路構成です。CDプレーヤを接続しての試聴では電解コンデンサによる100%DC-NFBですが、聴覚上大きな瑕疵は感じられませんでした。










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